Таблица на истината към логическа верига

Използвайте този инструмент директно — без пренасочвания, без регистрация.

Въвеждане на таблицата на истината

Щракнете върху изходните клетки, за да превключвате между 0 и 1.

A	B	C	Навън

Опростена логика

Генерирана логическа схема

Общ преглед на работния процес

Този работен поток преобразува поведението на изходните битове в опростен булев израз и практичен план на етапа на входа за бързо внедряване.

Етап 1

Boolean Reduction Pipeline

Инструментът валидира променливи и битови дължини, извлича минтерми и редуцира израза, така че крайното уравнение да е по-лесно за изпълнение.

Интерактивна опростена диаграма

Броят на променливите определя необходимите редове на таблицата на истината, преди да започне редукция.

Основни проверки, използвани за минимизиране на изрази
Правило за въвеждане	Защо има значение	Изход
1-4 променливи	Определя управляема ширина на таблицата на истината	Очакван брой битове
Съвпадение на битова дължина	Предотвратява невалидна интерпретация на редове	Надежден минтерм комплект
Главно намаление	Премахва излишните термини	Опростен израз

Етап 2

Планиране и проверка на ниво врата

След опростяване инструментът оценява етапите на шлюза и предоставя компактен път за внедряване за композиция НЕ, И и ИЛИ.

Диаграма за планиране на интерактивна врата

Само необходимите допълнени литерали се изпращат през етапи НЕ.

Картографиране на етапа на входа от намалена експресия
Гейт Етап	Цел	Полза от дизайна
НЕ сцена	Генериране на допълнени литерали	Намалява неяснотата на окабеляването
И етап	Изградете термин за всеки продукт	Поддържа логиката модулна
ИЛИ етап	Обединяване на изходни термини	Директно съответства на F изхода

Свързани инструменти

Разгледайте тези специални страници с инструменти, за да продължите работния си процес с настройки на логика, Arduino, PCB и фокусирани върху преобразуването диаграми.