논리 회로에 대한 진리표
이 도구를 직접 사용하세요. 리디렉션이나 가입이 필요하지 않습니다.
진리표 입력
출력 셀을 클릭하여 0과 1 사이를 전환합니다.
| A | B | C | 아웃 |
|---|
단순화된 논리
생성된 논리 회로
워크플로 개요
이 워크플로우는 출력 비트 동작을 단순화된 부울 표현식과 빠른 구현을 위한 실용적인 게이트 스테이지 계획으로 변환합니다.
무대 1
부울 감소 파이프라인
이 도구는 변수 및 비트 길이를 검증하고, 최소항을 추출하고, 표현식을 줄여 최종 방정식을 더 쉽게 구현할 수 있도록 합니다.
변수 개수는 축소가 시작되기 전에 필요한 진리표 행을 결정합니다.
| 입력 규칙 | 중요한 이유 | 출력 |
|---|---|---|
| 1~4개의 변수 | 관리 가능한 진리표 너비를 정의합니다. | 예상 비트 수 |
| 비트 길이 일치 | 잘못된 행 해석을 방지합니다. | 믿을 수 있는 최소텀 세트 |
| 프라임 감소 | 중복된 용어를 제거합니다. | 단순화된 표현 |
무대 2
게이트 수준 계획 및 검증
단순화 후 도구는 게이트 단계를 추정하고 NOT, AND 및 OR 구성에 대한 간단한 구현 경로를 제공합니다.
필수 보완 리터럴만 NOT 단계를 통해 전송됩니다.
| 게이트 스테이지 | 목적 | 디자인 이점 |
|---|---|---|
| 무대 아님 | 보완 리터럴 생성 | 배선의 모호성을 줄입니다. |
| AND 스테이지 | 각 제품 용어 작성 | 로직을 모듈식으로 유지 |
| OR 무대 | 용어 출력 병합 | F 출력과 직접 일치 |
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